台积电CoWoS封装技术持续突破 助力打造近8000平方毫米巨型芯片 性能或实现飞跃
在高端计算芯片规模不断扩大的行业背景下，台积电正通过其领先的CoWoS（ChiponWaferonSubstrate）先进封装技术，致力于支持客户制造面积更大、集成度更高的高性能芯片。据悉，基于CoWoS技术封装的芯片面积正向接近8000平方毫米、功耗达1000W级别迈进，而其系统性能有望比传统标准处理器实现高达40倍的显著提升，这将为AI加速、高性能计算等领域带来革命性的性能突破。
目前，台积电已量产的CoWoS封装方案中，中介层最大可支持2831平方毫米的面积，这大约相当于其采用极紫外光刻（EUV）技术光罩尺寸极限（约830平方毫米）的3.3倍。目前业界领先的芯片产品，例如NVIDIA的B200与AMD的MI300X，均采用了此类封装技术，成功将大型计算核心与多颗HBM高带宽内存芯片集成于单一封装内，实现高速互联与紧密协同。
面向未来，台积电预计将在明年或稍晚时间推出新一代CoWoS-L封装技术。新方案的中介层面积将进一步提升至4719平方毫米（约为光罩极限的5.5倍），并需搭配100×100毫米的大型基板，从而支持集成多达12颗下一代HBM4内存芯片。
不仅如此，台积电的技术路线图还规划了更为长远的封装能力，计划将中介层面积推进至约7885平方毫米，达到光罩极限的约9.5倍，所需基板面积将达18000平方毫米。该方案将能够封装高达4颗计算芯片与12颗HBM内存，以及其它IP模块，其尺寸规格已超过一张标准CD光盘盒的大小。
在应对巨型芯片所带来的功耗与散热挑战方面，台积电已展开前瞻性布局。为应对高达1000W级别的功耗，台积电计划在CoWoS-L封装内的RDL（重新布线层）中介层上，直接集成一颗采用台积电N16工艺与TSV（硅通孔）技术制造的专用电源管理IC。此举旨在缩短供电路径、减少有源器件数量、降低寄生电阻，从而显著提升系统级的供电效率与稳定性。在散热解决方案上，直触式液冷与浸没式液冷等先进冷却技术已成为必须考量的关键环节。
同时，为适配未来更大尺寸的芯片封装，当前的OAM2.0模块形态（102×165毫米）标准已显局限。台积电推动的100×100毫米基板已接近现有标准的承载极限，而未来可能需要的120×150毫米基板则需行业协同，共同制定新一代的OAM形态标准。
此外，台积电还在持续推进SoW-X（晶圆上系统）等更先进的晶圆级封装技术探索，以满足特定客户如Cerabras、特斯拉等的前沿需求。这一系列技术演进，不仅彰显了台积电在封装领域的持续创新能力，也预示着半导体行业正步入一个通过系统级封装实现性能指数级增长的新时代。
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